Polytech'Clermont - Génie Électrique - Synthèse VHDL sur circuits reprogrammables

Génie Électrique

Synthèse VHDL sur circuits reprogrammables
Génie Électrique	Année 2, Semestre S8 Cycle ingénieur	2 crédits ECTS	2GES8VHD
Objectifs	Apprendre à concevoir un système électronique numérique à le simuler et à le synthétiser sur une cible reprogrammable dans l'environnement de développement ISE XILINX
Liste des EC	Langage de description matérielle (VHDL 2) TP VHDL 2
Horaire encadré	26 h
Travail personnel	13 h
Évaluation	50% Langage de description matérielle (VHDL 2) 50% TP VHDL 2
Pré-requis	2GES7VHD - Langage de description matériel (VHDL)
Responsable	Jean-Pierre DERUTIN
	18/08/2008

Génie Électrique	Langage de description matérielle (VHDL 2)
Objectifs	Synthèse de systèmes logique décrits en VHDL TRL sur cible reprogrammable (CPLD-FPGA)
Compétences	Apprendre à concevoir un système électronique numérique à le simuler et à le synthétiser sur une cible reprogrammable dans l'environnement de développement ISE XILINX
Description	VHDL pour la synthèse des composants reprogrammables CPLD/FPGA Le VHDL langage pour la synthèse Simulation temporelle, modèles temporels des composants Présentation des composants reprogrammables (technologie, architecture, aspects temporels) (CPLD/FPGA) Environnement de développement CPLD/FPGA ISE Xilinx Utilisation des bibliothèques Exemple : implantation d'un nano-processeur
Horaire encadré	14h (8h CM + 6h TD)
Évaluation	Examen final, Écrit
Bibliographie	Le langage VHDL : du langage au circuit, du circuit au langage : Cours et exercices corrigés, Weber Jacques, Moutault Sébastien, et Meaudre Maurice,
Support	TD sur machine avec environnement logiciel de développement ISE 10.2 Xilinx
Enseignants	Jean-Pierre DERUTIN
	26/08/2008

Génie Électrique	TP VHDL 2
Objectifs	être capable d'optimiser l'utilisation des ressources matérielles en utilisant un langage de description de type HDL pour obtenir un système ayant les meilleures performances possibles
Compétences	Décrire en vhdl sous forme hiérarchique un petit système. Comprendre optimiser son implantation sur cible reprogrammable. Valider son fonctionnement.
Description	Synthèse sur cible CPLD d'une fonction VHDL Analyse des résultats et optimisation du code VHDL en fonction de la structure interne du CPLD Optimisation en espace et en fréquence
Horaire encadré	12h (12h TP)
Évaluation	Examen final, Mémoire
Bibliographie	Le langage VHDL : du langage au circuit, du circuit au langage : Cours et exercices corrigés, Weber Jacques, Moutault Sébastien, et Meaudre Maurice, VHDL : méthodologie de design et techniques avancées, SCHNEIDER Thierry, éditions DUNOD
Support	Documentation philips sur le bus I2C. Tutoriaux Xilinx Ise
Enseignants	Michel JAMES, Jacques LAFFONT
	04/03/2010