Génie Électrique

Synthèse VHDL
Génie ÉlectriqueAnnée 3, Semestre S9
Cycle ingénieur		3 crédits ECTS3GES9VHD
Objectifs
  • Maitriser les aspects théoriques et pratiques des différentes étapes du flot de conception des circuits intégrés microélectroniques numériques
Liste des ECSynthèse logique pour circuits microélectroniques numériques
TP VHDL RTL pour la synthèse d'ASIC
Horaire encadré30 h
Travail personnel15 h
Évaluation50% Synthèse logique pour circuits microélectroniques numériques
50% TP VHDL RTL pour la synthèse d'ASIC
Pré-requis2GES8CSN - Conception de systèmes numériques
ResponsableAlexis LANDRAULT
18/08/2008
Génie ÉlectriqueSynthèse logique pour circuits microélectroniques numériques
Objectifs
  • Maitriser les différentes étapes de la conception d'un circuit microélectronique numérique
  • Modélisation VHDL RTL pour synthèse
Compétences
  • Maitriser l'étape de synthèse logique des circuits intégrés
  • Connaitre les techniques de modélisation VHDL RTL pour Synthèse automatique
  • Savoir analyser les performances des ASIC
  • Connaitre les outils/enjeux/defis de la conception des SoC
Description
  • Flots de conception pour la synthèse logique d'ASIC, caractérisation et performances de la logique CMOS, analyse de timing
  • Langage VHDL RTL pour la synthèse d'ASIC
  • Nouvelles techniques et outils pour l'intégration de Systèmes On Chip
Horaire encadré6h (6h CM)
ÉvaluationExamen final, Écrit
EnseignantsAlexis LANDRAULT, André PICCO
04/03/2010
Génie ÉlectriqueTP VHDL RTL pour la synthèse d'ASIC
Objectifs
  • Maitriser le flot de conception standard CADENCE pour la synthèse automatique d'ASIC
Compétences
  • Maitriser les outils industriels de conception de circuits intégrés de chez Cadence pour la synthèse
  • Maitriser l'outil et l'étape de synthèse logique
  • Maitriser la simulation/testbench pre-synthese, post synthese et post-routage
  • Maitrise les outils/l'étape de placement routage d'un circuit intégré (floorplanning, timing budgeteing, back-annotation etc ...)
Description
  • Synthèse d'une fonction numérique à partir d'un VHDL RTL avec la suite logicielle CADENCE
Horaire encadré24h (24h TP)
ÉvaluationExamen final, Travail pratique
Support
  • Chaine Cadence Composant
EnseignantsAlexis LANDRAULT
04/03/2010